基于动态逻辑的存内乘累加及相似性计算电路

本发明公开了一种基于动态逻辑的存内乘累加及相似性计算的电路，用于支持数字域存内计算宏单元和加速器设计，本发明提出了一种存内计算电路架构，支持输入相似性计算的Booth编码规则，并基于此设计了本地输入共享计算单元、解码与加法树单元，支持逐元素的乘累加计算以及固定数据的相似性计算。相比于传统的乘累加电路，本发明采用先对输入数据Booth编码，后产生乘累加部分积最后解码累加的计算方式，同时基于动态逻辑设计部分积产生及相似性计算电路，得以复用部分积，以更小的计算开销实现了逐元素的乘累加计算，兼顾了面效与能效，提升了计算架构和电路的综合性能。