1.一种类脑计算芯片，其特征在于，所述类脑计算芯片包括类脑计算阵列，用于类脑计算任务的数据处理，所述类脑计算阵列包括多个脉冲神经处理单元，所述多个脉冲神经处理单元呈阵列分布，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元用于处理神经元计算和突触计算，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元包括：第一计算模块，包括第一斯格明子器件，用于处理神经元计算；第二计算模块，包括第二斯格明子器件和CMOS器件，用于处理突触计算，所述第一计算模块接收输入数据，并将所述输入数据转化为一系列神经脉冲，当所述一系列神经脉冲的数量达到预设阈值时，发出所述一系列神经脉冲给所述第二计算模块，所述第二计算模块根据所述一系列神经脉冲对应的时序信息，对神经元之间的突触连接强度进行更新。
2.根据权利要求1所述的类脑计算芯片，其特征在于，所述第一计算模块包括多个神经元，所述多个神经元分为前神经元和后神经元，所述前神经元将所述输入数据转化为所述一系列神经脉冲，经过神经突触的调制后传递给所述后神经元，所述后神经元，在已有膜电位上进行膜电位累加计算，根据累加值是否达到所述预设阈值后，来决定是否发出该一系列神经脉冲。
3.根据权利要求1所述的类脑计算芯片，其特征在于，所述第一斯格明子器件包括纳米线器件，所述纳米线器件为磁性多层膜结构，由上至下依次包括上铁磁层、间隔层、下铁磁层和重金属层。
4.根据权利要求1所述的类脑计算芯片，其特征在于，所述第二计算模块包括多个突触结构，所述多个突触结构中的每个突触结构通过数学模型，模拟脉冲神经突触的长时程增强或长时程抑制功能，其中，所述数学模型通过下式表示：其中， 表示长时程增强过程的电导值， 表示长时程抑制过程的电导值， 表示实验测得最大电导， 表示实验测得的最小电导， A 和 B 表拟合系数， p 表示脉冲数量， 表示实验测得最大脉冲数量，基于脉冲时间编码，通过突触前脉冲和突触后脉冲之间的脉冲时间间隔 Δt 对突触权重的影响，构建基于STDP规则的突触行为模型，所述突触行为模型通过下式表示： 。
5.根据权利要求1所述的类脑计算芯片，其特征在于，所述多个脉冲神经处理单元中的每一个脉冲神经处理单元还包括：路由模块，用于连接其它脉冲神经处理单元，以用于所述多个脉冲神经处理单元之间实现数据交换。
6.根据权利要求1所述的类脑计算芯片，其特征在于，所述类脑计算芯片还包括：输入缓存模块，用于对通过外部接口输入的输入数据进行缓存；输入编码模块，连接所述输入缓存模块和所述类脑计算阵列，用于对所述输入数据进行编码；输出放大模块，连接所述类脑计算阵列，用于读取所述类脑计算阵列的输出数据；输出缓存模块，连接所述输出放大模块，用于缓存所述输出数据，以通过外部输出接口输出所述输出数据；时钟一致性模块，连接所述类脑计算阵列、所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块，用于发送时钟信号至所述类脑计算阵列，并协助所述输入缓存模块、所述输入编码模块、所述输出放大模块和所述输出缓存模块完成时钟域的分布和管理。
7.一种数据处理终端，其特征在于，所述数据处理终端包括微处理器、接口数据线和一个或多个所述权利要求1-6中任意一项所述的类脑计算芯片。
8.根据权利要求7所述的数据处理终端，其特征在于，所述接口数据线包括以下一者或多者：串行时钟数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输时钟信号；主设备输入或从设备输出数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输控制命令、待处理数据及地址信号；主设备输出或从设备输入数据线，用于所述一个或多个类脑计算芯片向所述微处理器传输信号；使能信号数据线，用于所述微处理器向所述一个或多个类脑计算芯片传输使能信号。
9.根据权利要求8所述的数据处理终端，其特征在于，所述时钟信号为可变频率时钟信号。
10.根据权利要求7所述的数据处理终端，其特征在于，所述数据处理终端还包括系统控制模块、时钟控制模块、外设与接口模块中一者或多者。
