1. 一种面向高性能处理器供电的片上自适应电压与频率调节装置，包括带有电压比较器的数字低压差稳压器DLDO，其特征在于，所述电压比较器为时域电压比较器，所述时域电压比较器包括三个比较寄存器和分别工作在Vcomp、Vhigh、Vref和Vlow四个电压域的四个延迟单元，其中Vcomp为数字低压差稳压器DLDO的输出电压， Vref为稳压基准电压，Vhigh和Vlow分别比基准电压高和低指定电压大小的电压，所述三个比较寄存器分别将电压域Vcomp对应延迟单元的输出信号的电压电平Dout作为时钟信号来采样其余将电压域Vhigh、Vref和Vlow对应延迟单元的输出信号的电压电平Dhigh、Dref和Dlow以获得三路电压比较结果Qhigh、Qref和Qlow；所述三个比较寄存器分别将电压域Vcomp对应延迟单元的输出信号的电压电平Dout作为时钟信号来采样其余将电压域Vhigh、Vref和Vlow对应延迟单元的输出信号的电压电平Dhigh、Dref和Dlow以获得三路电压比较结果Qhigh、Qref和Qlow时，如果电压域Vcomp输出信号的电压值在电压域Vhigh、Vlow输出信号的电压值之间，则电压比较结果Qhigh固定为1、电压比较结果Qlow固定为0，且由电压域Vcomp输出信号的电压值、电压域Vref输出信号的电压值决定电压比较结果Qref的值为1或0；如果电压域Vcomp输出信号的电压值大于电压域Vhigh输出信号的电压值，则电压比较结果Qhigh输出为0；如果电压域Vcomp输出信号的电压值小于电压域Vlow输出信号的电压值，则电压比较结果Qlow输出为1；所述四个延迟单元的输入端均连接有一个触发器，所述触发器的时钟信号端和复位信号端均与时钟信号输入端输入的采样时钟CKs相连。
2. 根据权利要求1所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述电压域Vhigh输出信号的电压值比电压域Vref输出信号的电压值高20mV，所述电压域Vlow输出信号的电压值比电压域Vref输出信号的电压值低20 mV。
3.根据权利要求1或2所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述数字低压差稳压器DLDO包括自适应采样时钟电路、粗调双向移位寄存器、细调双向移位寄存器、粗调电源门、细调电源门和所述时域电压比较器，所述自适应采样时钟电路用于生成采样时钟CKs、粗调时钟CKs_c以及细调时钟CKs_f，所述采样时钟CKs与时域电压比较器的时钟信号输入端相连，所述粗调双向移位寄存器用于基于粗调时钟CKs_c生成粗调电源门的控制信号以控制粗调电源门中的各个开关单元的状态，所述细调双向移位寄存器用于基于细调时钟CKs_f生成细调电源门的控制信号以控制细调电源门中的各个开关单元的状态，所述粗调电源门、细调电源门中的各个开关单元并联连接形成数字低压差稳压器DLDO的输出电压Vcomp。
4.根据权利要求3所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述自适应采样时钟电路包括输入部分、中间部分和输出部分，所述中间部分包串联布置在电源VDD和地GND之间的一对PMOS晶体管、环形振荡器和一对NMOS，所述输入部分包括一个或门和一个反相器，电压比较结果Qhigh取反后和Qlow作为或门的输入，所述或门的输出信号boost经过反相器后与一个PMOS晶体管的栅极相连，另一个PMOS晶体管的栅极接参考地VSS，所述或门的输出信号boost与一个NMOS晶体管的栅极相连，另一个NMOS晶体管的栅极接电源VDD，所述环形振荡器为由多个反相器首尾串联形成的环状结构且在环状结构上引出的输出信号与输出部分相连，所述输出部分包括一个锁存器LS和两个与门，所述环状结构上引出的输出信号经过锁存器LS后生成采样时钟CKs，所述采样时钟CKs与所述或门的输出信号boost通过所述两个与门中的第一个与门生成粗调时钟CKs_c，所述采样时钟CKs与所述或门的输出信号boost取反后的信号通过所述两个与门中的第二个与门生成细调时钟CKs_f。
5.根据权利要求3所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述粗调双向移位寄存器和细调双向移位寄存器两者均由多组多路复用器和寄存器级联组成，且粗调双向移位寄存器采用电压比较结果Qlow作为使能信号，细调双向移位寄存器采用电压比较结果Qref作为使能信号。
6.根据权利要求3所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述片上自适应电压与频率调节装置包括多个数字低压差稳压器DLDO，且所述多个数字低压差稳压器DLDO共享相同的输入电压和输出电压。
7.根据权利要求1所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述片上自适应电压与频率调节装置还包括自校准可调节环振荡器SC-TRO，所述自校准可调节环振荡器SC-TRO与数字低压差稳压器DLDO的电压输出端相连以用于根据电压输出端的输出电压Vout生成处理器所需的时钟信号CLK。
8.根据权利要求7所述的面向高性能处理器供电的片上自适应电压与频率调节装置，其特征在于，所述自校准可调节环振荡器SC-TRO包括编码器和可调节环形振荡器，所述处理器中包括原位关键路径时序检测器，所述原位关键路径时序检测器包括脉冲发生器电路和简易时间-数字转换器TDC，所述脉冲发生器电路插入在指定的关键路径的中点，所述脉冲发生器电路通过简易时间-数字转换器TDC与所述编码器的输入端相连，所述脉冲发生器电路在每次检测节点翻转时生成标记为“half_cp_pulse”的短脉冲信号作为简易时间-数字转换器TDC的输入时钟信号，所述短脉冲信号与处理器的时钟上升沿之间的时间间隔反映关键路径中点的半关键路径延迟，所述简易时间-数字转换器TDC根据该输入时钟信号生成延迟值编码并输入编码器，所述编码器将延迟值编码为单热编码以控制可调节环形振荡器生成处理器所需的时钟信号CLK。
