一种基于FPGA适用于多种SAR成像算法的多路并行数据处理系统

1.一种基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，包括串并转化模块、DDR状态控制模块、DDR和RAM数据乒乓转化模块；DDR状态控制模块用于完成对DDR的状态控制，共配置有四种状态，分别为：1)00表示DDR不进行读写操作；2)01表示DDR顺序写入读出数据；3)10表示DDR进行方位向到距离向的转置操作；4)11表示DDR进行距离向到方位向的转置操作；记雷达回波数据的位宽为Nbits，横向是距离向、纵向是方位向，N为正整数；DDR一次读写的位宽为16Nbits；DDR的状态为01时，串并转化模块一次接收8Nbits的输入数据并转化为16Nbits数据，输入至DDR组状态控制模块；DDR组状态控制模块将16Nbits数据顺序存入DDR中，之后顺序读出16Nbits数据至RAM数据乒乓转化模块；RAM乒乓转换模块将16Nbits数据转化为8Nbits数据，之后8Nbits数据分成8路并行输出；DDR的状态为10时，输入数据的横向是方位向、纵向是距离向，串并转化模块接收8Nbits的输入数据并转化为16Nbits数据，输入到DDR组状态控制模块；DDR组状态控制模块将16Nbits数据转置存入DDR中，之后转置读出16Nbits至RAM数据乒乓转化模块，完成数据方位向到距离向的转置；RAM乒乓转换模块将16Nbits数据转化为8Nbits数据，8Nbits数据分成8路并行输出；DDR的状态为11时，输入数据的横向是距离向、纵向是方位向，串并转化模块接收8Nbits的输入数据并转化为16Nbits数据，输入到DDR组状态控制模块；DDR组状态控制模块将16Nbits数据转置存入DDR中，之后转置读出16Nbits至RAM数据乒乓转化模块，完成输入数据距离向到方位向的转置；RAM乒乓转换模块将16Nbits数据转化为8Nbits数据，8Nbits数据分成8路并行输出；DDR的状态为00时，DDR不执行任何操作。 2.根据权利要求1所述的基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，多路并行数据处理系统用于实现包含M次数据的写入读出操作的算法时，通过向多路并行数据处理系统的DDR状态控制模块输入一个2Mbits参数，用于控制DDR的不同读写状态及依次变化关系；2Mbits参数中，第2m-1位和第2m位表示第m次DDR读写状态，1≤m≤M。 3.根据权利要求2所述的基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，所述系统用于实现Chirp Scaling SAR成像算法时，包含三次数据的写入读出操作，M＝3，分别为距离向到方位向转置、方位向到距离向转置、距离向到方位向转置；向多路并行数据处理系统的DDR状态控制模块输入的6bits参数为111011。 4.根据权利要求3所述的基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，所述系统用于实现Chirp Scaling SAR成像算法时，记雷达回波数据每个点有32bits，其中前16bits代表实部、后16bits代表虚部；采用八路并行处理数据并且DDR吞吐数据宽度为512bits；对于一帧雷达回波数据，串并转化模块接收256bits的输入数据并转化为512bits数据，输入到DDR组状态控制模块；由DDR组控制模块实现距离向到方位向转置，DDR组状态控制模块将512bits数据转置存入DDR中，之后转置读出512bits至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，256bits数据分成8路并行输出。RAM数据乒乓转化模块输出数据进行八路并行的方位向FFT，之后完成Chirp Scaling复乘，八路并行的数据进入串并转化模块；串并转化模块接收256bits的输入数据并转化为512bits数据，输入到DDR组状态控制模块；由DDR组控制模块实现方位向到距离向转置，DDR组状态控制模块将512bits数据转置存入DDR中，之后转置读出512bits至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，256bits数据分成8路并行输出；RAM数据乒乓转化模块输出数据进行八路并行的距离向FFT，之后完成RCMC和距离向压缩复乘，然后进行距离向IFFT，八路并行的数据进入串并转化模块；串并转化模块接收256bits的输入数据并转化为512bits数据，输入到DDR组状态控制模块；由DDR组控制模块实现距离向到方位向转置，DDR组状态控制模块将512bits数据转置存入DDR中，之后转置读出512bits至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，256bits数据分成8路并行输出；RAM数据乒乓转化模块的输出数据进行八路并行的方位向IFFT，最终得到成像结果。 5.根据权利要求2所述的基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，所述系统用于实现Chirp Scaling SAR成像算法时，包含三次数据的写入读出操作，M＝3，分别为顺序写入读出数据，距离向到方位向转置，方位向到距离向转置；向多路并行数据处理系统的DDR状态控制模块输入的6bits参数为011110。 6.根据权利要求5所述的基于FPGA适用于多种SAR成像算法的多路并行数据处理系统，其特征在于，所述系统用于实现Chirp Scaling SAR成像算法时，记雷达回波数据每个点有32bits，其中前16bits代表实部、后16bits代表虚部；采用八路并行处理数据并且DDR吞吐数据宽度为512bits；对于一帧雷达回波数据，串并转化模块一次接收256bits的输入数据并转化为512bits数据，输入至DDR组状态控制模块；DDR组控制模块实现顺序写入读出雷达回波数据，DDR组状态控制模块将512bits数据顺序存入DDR中，之后顺序读出512bits数据至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，之后256bits数据分成8路并行输出。对RAM数据乒乓转化模块输出数据依次进行八路并行的复乘、距离向FFT、复乘、距离向IFFT及复乘，八路并行的数据进入串并转化模块；串并转化模块接收256bits的输入数据并转化为512bits数据，输入到DDR组状态控制模块；由DDR组控制模块实现距离向到方位向转置，DDR组状态控制模块将512bits数据转置存入DDR中，之后转置读出512bits至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，256bits数据分成8路并行输出；对RAM数据乒乓转化模块输出数据依次进行八路并行的复乘、方位向FFT、复乘、方位向IFFT、复乘、方位向FFT及复乘，八路并行的数据进入串并转化模块；串并转化模块接收256bits的输入数据并转化为512bits数据，输入到DDR组状态控制模块；由DDR组控制模块实现方位向到距离向转置，DDR组状态控制模块将512bits数据转置存入DDR中，之后转置读出512bits至RAM数据乒乓转化模块；RAM乒乓转换模块将512bits数据转化为256bits数据，256bits数据分成8路并行输出；对RAM数据乒乓转化模块输出数据进行八路并行的距离向FFT，最终得到成像结果。