1.一种协处理器优化的卫星导航基带处理装置，其特征在于，采用主处理器+协处理器架构；其中，主处理器，用于进行整体调度和卫星导航的信息处理，为宽位宽的处理器；协处理器，用于在主处理器的交换控制下实时调度硬件加速计算资源，进行卫星导航的信号捕获和跟踪环路处理，为窄位宽的协处理器；对协处理器的指令集和外部接口进行针对性优化；扩展协处理器总线位宽和内部储存宽度，保留协处理器ALU和通用寄存器的原位宽；根据扩展状态采用与拓宽后总线匹配的外部端口访问、内部储存器访问指令，进行总线数据访问和存储；采用与拓宽后内部储存宽度匹配的总线写使能、访问指令和存入指令，进行单个寄存器数据的访问和存入；通过优化的处理器和主处理器配合，进行卫星导航基带处理；对协处理器的优化中，将外部总线的数据位宽改为内部基本寄存器位宽的两倍，内部ALU的位宽与寄存器位宽保持相同，内部储存的宽度也改为寄存器宽度的两倍；相应地，将Input、output两条外部端口访问和fetch、store两条内部储存器访问指令的实际执行意义改为同时对一组相邻的两个寄存器进行操作，其他指令的执行意义保持不变；在“Op Sx，kk”、“Op Sx，Sy”指令中，所述Op为Input、output、fetch、store之一，则操作的寄存器包括Sx和与Sx相邻的另一个寄存器Sx’；其中，当x为偶数编号时，x’ =x+1；当x为奇数编号时，x’=x-1；将协处理器外部的总线写使能改为高、低2bit；在指令集中，新增一条外部端口输出指令outHB；用于实现基于单个通用寄存器的数据访问操作；外部端口输出指令outHB包括“outHB Sx，kk”和“outHB Sx，Sy”两种形式；对应的含义为：仅将寄存器Sx的值输出到由立即数kk或者寄存器Sy的值作为地址的外部端口中；x为偶数时，outHB指令对应的数据输出到外部端口的总线低半部分，此时低bit的写使能有效；x为奇数时，outHB指令对应的数据输出到外部端口的总线高半部分，此时高bit的写使能有效；在执行同时对一组相邻的两个寄存器操作的output指令时，高、低2bit的写使能均有效；在指令集中，新增一条内部RAM数据存入指令storeHB，用于单独存储单个寄存器数据；内部RAM数据存入指令storeHB包括“storeHB Sx，kk”和“storeHB Sx，Sy”两种形式；对应的含义为：仅将寄存器Sx的值存入到内部的RAM储存器中，地址由立即数kk或者寄存器Sy的值决定；x为偶数时，storeHB指令对应的数据存入到内部RAM的地址低半部分；x为奇数时，storeHB指令对应的数据存入到内部RAM的地址高半部分；所述卫星导航基带处理装置采用1个主处理器+2个协处理器架构；2个协处理器分别为第一协处理器WUPSM-3A和第二协处理器WUPSM-4A；第一协处理器为捕获协处理器，用于卫星导航信号捕获的前端信号处理，执行捕获程序；采用指令数据位宽为8bit的PicoBlaze处理器进行优化；通过优化，捕获协处理器保持指令数据位宽仍为8bit，总线数据宽度扩展到16bit；第二协处理器为跟踪协处理器，用于卫星导航信号跟踪的前端信号处理，执行跟踪程序；采用指令数据位宽为16bit的PicoBlaze处理器进行优化；通过优化，跟踪协处理器的指令数据位宽扩展到26bit，同时将总线数据宽度扩展到32bit。
2.根据权利要求1所述的协处理器优化的卫星导航基带处理装置，其特征在于，第一协处理器的指令位宽为18bit，总线宽度为16bit、ALU的位宽为8bit；该处理器内部有8bit的寄存器16个，编号为S0~SF，内部存储器位宽为16bit，深度根据需求进行配置；单条指令为Instr[17:0]，则各部分的译码方式为：Instr[17:14] ---- 指令主类型；Instr[13:12] ---- 指令辅类型；Instr[11:10] ---- 跳转指令是否依赖Z、NZ、C、NC标志位；Instr[11:8] ---- 第一操作数；Instr[7:4] ---- 第二操作数；Instr[7:0] ---- 立即数；第一协处理器的外部端口中，包括管脚write_strobe[1:0]；对应的功能和时序描述为：外部总线的写使能信号，单周期、高有效；write_strobe[0]对应于写低8bit；即out_port[7:0]；write_strobe[1]对应于写高8bit；即out_port[15:8]。
3.根据权利要求1所述的协处理器优化的卫星导航基带处理装置，其特征在于，第二协处理器的指令位宽为指令位宽为26bit，总线宽度为32bit、ALU的位宽为16bit；该处理器内部有16bit的寄存器16个，编号为S0~SF，内部存储器位宽为32bit，深度根据需求进行配置；单条指令为Instr[25:0]，则各部分的译码方式为：Instr[25:22] ---- 指令主类型；Instr[21:20] ---- 指令辅类型；Instr[19:18] ---- 是否依赖Z、NZ、C、NC标志；Instr[19:16] ---- 第一操作数；Instr[15:12] ---- 第二操作数；Instr[15:0] ---- 立即数；第二协处理器的外部端口中，包括管脚write_strobe[1:0]；对应的功能和时序描述为：外部总线的写使能信号，单周期、高有效；write_strobe[0]对应于写低16bit；即out_port[15:0]；write_strobe[1]对应于写高16bit；即out_port[31:16]。
4.根据权利要求1-3任一项所述的协处理器优化的卫星导航基带处理装置，其特征在于，所述卫星导航基带处理装置在一片Xilinx的Zynq芯片上实现；卫星导航基带处理装置的主处理器为Zynq芯片PS部分的双核ARM9处理器；在Zynq芯片的PL部分实现第一协处理器和第二协处理器；两个协处理器都通过双口RAM实现与主处理器的数据交换；第一协处理器和第二协处理器，分别实现捕获引擎和跟踪引擎的协处理调度；实现一个捕获通道和36个跟踪通道的基带处理；对北斗B1、B3频点的各信号和GPS L1频点的民用信号进行接收和处理。
5.根据权利要求4所述的协处理器优化的卫星导航基带处理装置，其特征在于，利用单个Zynq器件的PL部分除第一协处理器和第二协处理器占用的剩余资源，构建抗干扰模块，用于对接收的卫星导航信号进行抗干扰实现4个阵元的阵列抗干扰处理。
6.一种卫星导航接收机，其特征在于，所述卫星导航接收机中采用如权利要求1-5任一项所述的协处理器优化的卫星导航基带处理装置，进行卫星导航基带处理。
