基于SRAM存内计算宏单元的通用顶层测试电路系统及方法

本发明公开了一种基于SRAM存内计算宏单元的通用顶层测试电路系统及方法，属于集成电路领域，通过顶层测试电路系统进行调度，将测试数据/指令存储于宏单元输入数据/指令存储单元中，通过读出宏单元输入数据/指令存储单元指令将对应的测试数据/指令读出并送入待测的存内计算宏单元中进行控制，计算出相应的测试结果，通过输出数据选择单元对测试结果的部分结果进行选择输出，并基于测试结果及预设结果进行比对，判断待测宏单元的功能是否正确。本发明指令集与各个硬件模块之间的操作相互解耦，通用性高，通过硬件架构与指令集的协同优化，降低了顶层测试电路系统的设计时间、测试成本与人工参与，提升了基于SRAM存内计算宏单元的测试效率。