1.一种基于DDR SDRAM的四路并行SAR成像数据转置系统，其特征在于，包括距离向数据处理模块和方位向数据处理模块，所述距离向数据处理模块包括第一DDR SDRAM、第一异步FIFO、移位寄存器组、第一RAM组和距离向数据处理单元；所述第一DDR SDRAM用于接收雷达回波数据，第一DDR SDRAM突发长度为8，数据位宽为64bit，雷达回波数据位宽为32bit，定义雷达回波数据为8192×8192的矩阵，雷达回波数据通过分块存储的方式写入第一DDR SDRAM，将雷达回波数据的每一行平均分为512份，每一份皆为16个32bit数，即512bit，每次写入的512bit数据占据第一DDR SDRAM的8个地址空间，具体为：将第一行数据从地址0开始写，每隔32个地址写入16个32bit数据；再将第二行数据从地址8开始，接着每隔32个地址写入16个32bit数；再将第三行数据从地址16开始，接着每隔32个地址写入16个32bit数；最后将第四行数据从地址24开始，接着每隔32个地址写入16个32bit数；将第一DDR SDRAM的地址0-16383全部写满；以同样的顺序每次4行的写入直到写完全部的雷达回波数据；所述第一异步FIFO用于将第一DDR SDRAM中的数据顺序读出，具体为：首先读出第一行的前16个数据，接着读出第二行的前16个数据，接着读出第三行的前16个数据，接着读出第四行的前16个数据；接着读出第一行的第17到第32个数据，依此顺序依次读出；第一异步FIFO读出的数据依次经过移位寄存器组，所述移位寄存器组包括3个512bit的移位寄存器，经过移位寄存器组的数据存入第一RAM组中，具体为：每隔四个寄存器处理时钟将3个512bit的移位寄存器和异步FIFO的当前输出，即四行的16列数据写入64个32bit的RAM中；所述第一RAM组包括64个32bit的RAM，每次存入RAM中的数据为4行16列32bit数据，为4个4×4的矩阵块，每个时钟从第一RAM组中读出四行数据的同一列数据输入距离向数据处理单元进行处理；所述方位向数据处理模块包括寄存器串并转换单元、第二异步FIFO、第二DDR SDRAM、第三异步FIFO、第二RAM组和方位向数据处理单元；所述寄存器串并转换单元将距离向处理过的数据每隔4个数据处理时钟组合成512bit的数据，并通过第二异步FIFO写入第二DDR SDRAM中，具体为：从第二DDR SDRAM的地址0开始，每隔262144个地址写入16个4×4的矩阵块，写入2048次后，从地址128开始，每隔262144个地址写入16个4×4的矩阵块，以此顺序，每写入2048次后，初始地址加128，直到写完全部的4×4矩阵块；所述第三异步FIFO用于将第二DDR SDRAM中的数据分块读出并存入第二RAM组，每次读出的4×4矩阵块刚好为4次方位向处理的数据，具体为：从第二DDR SDRAM的地址0开始，先读出地址0的16个32bit数据，接着每隔128个地址顺序读取，直到读完2048×2048个512bit矩阵块的第一行全部数据，即8192×8192矩阵的前四行数据；然后读取地址8的16个32bit数据，接着每隔128个地址顺序读取，直到读完2048×2048个512bit矩阵块的第二行全部数据，即8k×8k矩阵的第5到第8行数据；按此顺序，直到读完全部的数据；所述第二RAM组包括2个RAM单元，每个RAM单元包括16个32bit的RAM，第二DDR SDRAM中的数据以16个32bit数据为一个整体，乒乓存入2个RAM单元中；方位向数据处理单元从第二RAM组中每个时钟读取16个32bit数据，每个数据处理时钟输出4列的4行数据进行方位向的数据处理。
