一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法

1.一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法，其特征在于，包括以下：基于分离字线的双6T-SRAM存储单元DB6T，包括四个nmos晶体管和四个反相器；四个nmos晶体管依次记为N1～N4，四个反相器依次记为INV1～INV4；其中：INV1的输入节点，INV2的输出节点和N1的漏极电连接，记为存储节点Q[x+1]，x为奇数；INV1的输出节点，INV2的输入节点和N2的漏极电连接，记为存储节点QB[x+1]，QB[x+1]与Q[x+1]为互偶存储节点，其逻辑上为反逻辑；INV3的输入节点，INV4的输出节点和N3的漏极电连接，记为存储节点QB[x]；INV3的输出节点，INV4的输入节点和N4的漏极电连接，记为存储节点Q[x]，Q[x]与QB[x]为互偶存储节点，其逻辑上为反逻辑；N1晶体管的栅极由字线控制，记为WL[x+1]，N1晶体管的源极与局部位线相连，记为LBL；N2晶体管的栅极由读字线控制，记为RWL[x+1]，N2晶体管的源极与局部位线非相连，记为LBLB；N3晶体管的栅极由字线控制，记为WL[x]；N4晶体管的栅极由读字线控制，记为RWL[x]；双比特局部计算单元DBLCC，其中，运算模块有多个接口，分别为LBL,LBLB,以及横向读写控制字线HWL，全局位线GBL及全局位线反逻辑GBLB以及输出端口SUM；在读写模式时，HWL接至高电平，GBL与LBL电连接，GBLB与LBLB电连接，通过全局读写；在运算模式时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，DBLCC的权重值输入由双6T-SRAM存储单元通过LBL与LBLB导入，特征值输入由GBL和GBLB导入。