1.一种支持高一致多信道并行收发的数字信号处理系统，其特征在于，包括：ADC采样模块，用于接收多路并行模拟信号的数字转换，生成数字信号，其中，所述ADC采样模块具有多路高一致性且支持直接射频采样；数字处理与数据存储模块，用于对所述数字信号进行处理，并存储启动加载程序和内部流程数据；DAC恢复与信号输出模块，用于将所述数字信号转换为所述多路并行模拟信号，其中，所述DAC恢复与信号的输出模块具有多路高一致性，所述输出模块用于输出低谐波模拟信号；对外通信与数据交互模块，用于所述系统对外的通信、数据交互操作；板上配置与状态管理模块，用于所述系统的状态管理和初始化参数配置；时钟生成与分配模块，用于根据外部输入时钟或者本地晶振参考，进行各类时钟综合和分配，满足内部器件的高精度和多路一致的时钟信号需求；多类型接口模块，用于针对具有特殊应用需求终端，扩展出具有特别功能的业务模块，实现系统的电路功能和处理资源的定制化扩展；所述多信道并行收发的数字信号处理系统还包括：电源模块，用于接收外部电源输入，并完成电源二次转换，为各业务模块提供工作需要电压和大额电流支撑；散热结构组件，用于实现系统工作时的散热功能，其中，所述散热结构组件其主体呈L型设计，一端为接触式铜板，通过嵌入铜板内部的灌装导热介质密闭铜管，连接另外一端的密集型金属铝制散热片，所述接触式铜板的凸台紧贴系统高热器件；所述ADC采样模块分别与所述数字处理与数据存储模块、所述板上配置与状态管理模块、所述时钟生成与分配模块电性连接；所述ADC采样模块连接采样时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；所述ADC采样模块包括用于数字信号处理的第一FPGA芯片，以及与所述第一FPGA芯片连接的若干ADC芯片，其中，每个所述ADC芯片用于将射频信号转化为所述数字信号，所述ADC芯片的信号输出端的PCB布线设计为等长和阻抗标准化；每个所述ADC芯片接入的所述时钟信号，是通过相位一致性和初相一致性控制方法生成所述采样时钟信号；所述ADC采样模块包括多路射频接插件，所述多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输入端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。
2.根据权利要求1所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述DAC恢复与信号输出模块分别与所述数字处理与数据存储模块、所述板上配置与状态管理模块、所述时钟生成与分配模块电性连接；所述DAC恢复与信号输出模块连接时钟信号、电源信号、模拟输入接口信号、数字输出信号、串行控制信号；所述DAC恢复与信号输出模块包括第二FPGA芯片，以及分别与所述第二FPGA芯片具有电性连接关系的若干DAC芯片，其中，每个所述DAC芯片用于将数字信号转化为所述射频信号，所述DAC芯片的信号输入端的PCB布线设计为等长和阻抗标准化；每个所述DAC芯片接入所述时钟信号，是通过相位一致性和初相一致性控制方法生成所述时钟信号；所述DAC恢复与信号输出模块包括多路射频接插件，所述多路射频接插件采用穿孔式接地管脚的方式稳固，用于作为模拟射频信号输出端口，减少信号链路阻抗变化带来的阻抗变化，提高信号稳定性。
3.根据权利要求2所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述多类型接口模块包括：软连接型业务扩展接口模块，硬连接型业务扩展接口模块，第三FPGA芯片；所述第三FPGA芯片分别与所述软连接型业务扩展接口模块和所述硬连接型业务扩展接口模块电性连接；所述软连接型业务扩展接口模块包括羊角插座、并行排线插座；所述硬连接型业务扩展接口模块包括多管脚FMC插座、高速GPIO扩展插座；所述多类型接口模块分别与所述数字处理与数据存储模块、所述对外通信与数据交互模块进行数据交互。
4.根据权利要求3所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述对外通信与数据交互模块用于所述系统对外的通信、数据交互操作，支持多路千兆/万兆形态对外通信与数据交互；所述对外通信与数据交互模块分别与所述数字处理与数据存储模块、所述多类型接口模块进行数据交互。
5.根据权利要求4所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述时钟生成与分配模块包括第四FPGA芯片、时钟分配处理模块；所述第四FPGA芯片与所述时钟分配处理模块电性连接；所述时钟生成与分配模块分别与所述ADC采样模块、所述DAC恢复与信号输出模块、所述数字处理与数据存储模块进行数据交互；所述时钟生成与分配模块用于生成整个系统所需的各类所述时钟信号；所述时钟分配处理模块包括第一级时钟分配芯片、第二级时钟分配芯片、频率晶振，其中，所述第一级时钟分配芯片将外部输入的采样信号时钟，分配给所述第二级时钟分配芯片，所述第二级时钟分配芯片用于生成所述时钟信号，所述频率晶振用于提供时钟频率，避免多级时钟生成与分配电路设计过于冗余。
6.根据权利要求5所述一种支持高一致多信道并行收发的数字信号处理系统，其特征在于：所述数字处理与数据存储模块包括所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片、DSP芯片、DDR存储芯片；所述DSP芯片通过总线分别与所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片电性连接；所述DDR存储芯片分别与所述第一FPGA芯片、所述第二FPGA芯片、所述第三FPGA芯片、所述第四FPGA芯片电性连接；所述数字处理与数据存储模块用于对所述数字信号进行处理，完成多信道接收信号解析处理和多信道发射信号生成处理，并存储启动加载程序和内部流程数据，以多芯片互联组合方式实现海量计算资源。
