三维存储器及其制备方法

1.一种半导体器件的制备方法，其特征在于，包括：提供衬底；在所述衬底上形成堆叠结构，所述堆叠结构包括多个堆叠对，其中，所述堆叠结构包括第一阵列区、第二阵列区以及设置在所述第一阵列区和所述第二阵列区之间的第一连接区，所述第一连接区包括在第一方向上依次设置的多个功能区域，每个所述功能区域包括在第二方向上设置的两个子连接区域；刻蚀多个所述子连接区域上的堆叠结构以形成多个初始阶梯块，多个所述初始阶梯块呈两排设置，在所述第一方向上，每个所述初始阶梯块包括第一初始部分与第二初始部分，所述第一初始部分与所述第二初始部分具有高度差；在所述第二方向上，相邻的两个初始阶梯块之间具有高度差；以至少四个堆叠对的高度为刻蚀单元对多个所述初始阶梯块进行刻蚀以形成多个中间台阶块，进而形成多个依次设置的台阶块，多个所述中间台阶块呈两排设置，所述初始阶梯块的第一初始部分刻蚀后形成所述中间台阶块的第一台阶部，所述初始阶梯块的第二初始部分刻蚀后形成所述中间台阶块的第二台阶部，所述中间台阶块的第一台阶部与所述第二台阶部相对设置，且所述中间台阶块的第一台阶部的台阶与第二台阶部的台阶错位排布，所述第一台阶部比所述第二台阶部高三个堆叠对的高度；在所述第二方向上，所述台阶块呈两排设置，所述台阶块中的台阶包括至少四个堆叠对。 2.根据权利要求1所述的制备方法，其特征在于，在所述第一方向上，所述台阶块包括第一台阶部与第二台阶部，所述第一台阶部与所述第二台阶部相对设置，且所述第一台阶部中的台阶与所述第二台阶部中的台阶错位排布。 3.根据权利要求1所述的制备方法，其特征在于，两排相邻的两个所述台阶块形成一个台阶集，在所述第二方向上，每个所述台阶集包括后排台阶块与前排台阶块，所述后排台阶块的台阶比相邻的所述前排台阶块的台阶高两个堆叠对的高度。 4.根据权利要求3所述的制备方法，其特征在于，在所述第一方向上，所述台阶集包括相邻的第一台阶集与第二台阶集，所述第二台阶集的起始台阶比所述第一台阶集的底端台阶至少高一个堆叠对的高度。 5.根据权利要求1所述的制备方法，其特征在于，在所述第一方向上，所述初始阶梯块的所述第一初始部分比所述第二初始部分高三个所述堆叠对的高度。 6.根据权利要求1所述的制备方法，其特征在于，在所述第二方向上，两排所述初始阶梯块分别为后排初始阶梯块与前排初始阶梯块，所述后排初始阶梯块的台阶比相邻的所述前排初始阶梯块的台阶高两个堆叠对的高度。 7.根据权利要求3所述的制备方法，其特征在于，所述第一连接区还包括第一顶栅区域和第二顶栅区域，多个所述功能区域在所述第一方向上连接在所述第一顶栅区域和所述第二顶栅区域之间；在刻蚀多个所述子连接区域上的堆叠结构之前，所述制备方法还包括：以一个堆叠对的高度为刻蚀单元对所述第一顶栅区域上的堆叠结构进行刻蚀以形成第一顶部选择栅台阶块，和/或，以一个堆叠对的高度为刻蚀单元对所述第二顶栅区域上的堆叠结构进行刻蚀以形成第二顶部选择栅台阶块，其中，位于顶部的所述台阶集的起始台阶比所述第一顶部选择栅台阶块和/或所述第二顶部选择栅台阶块的尾端台阶至少高一个堆叠对的高度。 8.根据权利要求7所述的制备方法，其特征在于，所述堆叠结构还包括第二连接区和第三连接区，在所述第一方向上，所述第二连接区位于所述第一阵列区远离所述第一连接区的一侧，所述第三连接区位于所述第二阵列区远离所述第一连接区的一侧，所述第二连接区包括第一底栅区域，所述第三连接区包括第二底栅区域；在形成所述中间台阶块之后，且在形成所述台阶块之前，所述制备方法还包括：以一个堆叠对的高度为刻蚀单元对所述第一底栅区域上的堆叠结构进行刻蚀以形成第一初始底部选择栅台阶块；和/或，以一个堆叠对的高度为刻蚀单元对所述第二底栅区域上的堆叠结构进行刻蚀以形成第二初始底部选择栅台阶块；其中，两排的相邻两个所述中间台阶块形成一个中间台阶集，所述中间台阶集的底端台阶比所述第一初始底部选择栅台阶块和/或第二初始底部选择栅台阶块的尾端台阶高至少四个堆叠对的高度。 9.根据权利要求8所述的制备方法，其特征在于，在形成所述中间台阶块、所述第一初始底部选择栅台阶块和/或所述第二初始底部选择栅台阶块之后，且在形成所述台阶块之前，所述制备方法还包括：对多个所述中间台阶块执行刻蚀工艺以形成多个依次设置的所述台阶块；以及对所述第一初始底部选择栅台阶块执行刻蚀工艺以形成第一底部选择栅台阶块；和/或，对所述第二初始底部选择栅台阶块执行刻蚀工艺以形成第二底部选择栅台阶块；其中，所述第一底部选择栅台阶块和/或所述第二底部选择栅台阶块的顶端台阶比位于底部的所述台阶集的尾端台阶至少高一个堆叠对的高度。 10.根据权利要求1所述的制备方法，其特征在于，在形成所述台阶块之后，所述制备方法还包括：在所述第一阵列区上的堆叠结构和在所述第二阵列区上的堆叠结构内形成沟道结构，其中，所述沟道结构穿过多个所述堆叠对伸入到所述衬底内。 11.根据权利要求1所述的制备方法，其特征在于，所述堆叠结构还包括多个桥接区域，所述桥接区域在第二方向上位于所述子连接区域之间；在刻蚀多个所述子连接区域上的堆叠结构之前，所述制备方法还包括：在所述堆叠结构上形成掩膜层，其中，所述掩膜层覆盖多个所述桥接区域上的堆叠结构。 12.一种半导体器件，其特征在于，包括：衬底；多个在第一方向上依次设置的台阶块，在第二方向上，所述台阶块呈两排设置，位于所述衬底上，所述台阶块中的台阶包括至少四个堆叠对；两排相邻的两个所述台阶块形成一个台阶集，在所述第二方向上，每个所述台阶集包括后排台阶块与前排台阶块，所述后排台阶块的台阶比相邻的所述前排台阶块的台阶高两个堆叠对的高度；所述半导体器件还包括第一顶部选择栅台阶块和第二顶部选择台阶栅块，多个所述台阶块在所述第一方向上位于所述第一顶部选择栅台阶块和所述第二顶部选择栅台阶块之间；位于顶部的所述台阶集的起始台阶比所述第一顶部选择栅台阶块和/或所述第二顶部选择栅台阶块的尾端台阶至少高一个堆叠对的高度；所述半导体器件还包括第一底部选择栅台阶块和第二底部选择栅台阶块，所述第一底部选择栅台阶块位于所述第一顶部选择栅台阶块远离所述台阶块的一侧，所述第二底部选择栅台阶块位于所述第二顶部选择栅台阶块远离所述台阶块的一侧；所述第一底部选择栅台阶块和/或所述第二底部选择栅台阶块的顶端台阶比位于底部的所述台阶集的尾端台阶至少高一个堆叠对的高度。 13.根据权利要求12所述的半导体器件，其特征在于，在所述第一方向上，所述台阶块包括第一台阶部与第二台阶部，所述第一台阶部与所述第二台阶部相对设置，且所述第一台阶部中的台阶与所述第二台阶部中的台阶错位排布。 14.根据权利要求12所述的半导体器件，其特征在于，在所述第一方向上，所述台阶集包括相邻的第一台阶集与第二台阶集，所述第二台阶集的起始台阶比所述第一台阶集的底端台阶至少高一个堆叠对的高度。 15.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括第一存储阵列与第二存储阵列，所述第一存储阵列位于所述第一底部选择栅台阶块与所述第一顶部选择栅台阶块之间，所述第二存储阵列位于所述第二底部选择栅台阶块与所述第二顶部选择栅台阶块之间，所述第一存储阵列与所述第二存储阵列上均形成有沟道结构，所述沟道结构穿过多个所述堆叠对伸入到所述衬底内。 16.根据权利要求12所述的半导体器件，其特征在于，所述半导体器件还包括多个桥接结构，在第二方向上，多个所述桥接结构间隔设置，所述多个台阶块位于多个所述桥接结构之间。