多种算法规则混合的加解密芯片构架

本发明涉及芯片及其加密领域，特别涉及多种算法规则混合的加解密芯片构架。所述的芯片结构包括中央处理器、存储模块、访问验证模块、输入模块、加密模块、输出模块以及外围设备。在加密模块中采用了AES加密算法和RSA加密算法的混合加密算法，利用AES算法进行数据信息的加解密，利用RSA算法对于AES算法密钥进行加解密，两种算法结合能够很大程度上提高芯片中数据信息的安全性和保密性。