锁频环型全数字频率综合器

1.一种锁频环型全数字频率综合器，其特征在于，包括：鉴频器模块、频率积分模块以及频率调谐模块；所述鉴频器模块、所述频率积分模块以及所述频率调谐模块依次连接，所述频率调谐模块的输出端的输出端信号反馈至所述鉴频器模块；所述鉴频器模块包括：可变频率计数器，所述可变频率计数器连接所述频率调谐模块的输出端，并对所述输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差；时间数字转换器，所述时间数字转换器用于分别标定当前时刻与上一时刻输入参考频率信号在系统同步信号上升沿时刻超前所述输出端信号的时间量，根据所述时间量的差值对所述输出端信号的周期进行归一化，得到小数频率误差；所述鉴频器模块还用于将所述整数频率误差与所述小数频率误差相加后得到系统频率误差；所述频率积分模块用于接收所述系统频率误差，对所述系统频率误差进行累加并限幅，得到系统相位误差；所述频率调谐模块用于接收所述系统相位误差，并对所述系统相位误差进行处理，得到输出端信号并输出。 2.根据权利要求1所述的锁频环型全数字频率综合器，其特征在于，所述可变频率计数器包括：m级前置分频器与串行进位二进制计数器；所述m级前置分频器将所述输出端信号的频率下降2 m 倍，并提供高比特位的计数结果；所述串行进位二进制计数器对所述m级前置分频器的输出频率信号进行累加，并提供低比特位的计数结果。 3.根据权利要求1所述的锁频环型全数字频率综合器，其特征在于，所述可变频率计数器的内部触发器为真单向时钟结构触发器。 4.根据权利要求1所述的锁频环型全数字频率综合器，其特征在于，所述可变频率计数器的内部触发器采用电流模式逻辑结构实现。 5.根据权利要求3所述的锁频环型全数字频率综合器，其特征在于，真单向时钟结构触发器为带触发复位功能的真单向时钟D触发器；所述真单向时钟D触发器还包括：反相器和与门，所述输出端信号输入所述反相器进行反相以及延迟操作，所述反相器的输出端与与门的输入端连接；所述输出端信号与所述反相器的输出端输出的信号在所述与门中进行与操作生成高电平复位脉冲，所述高电平复位脉冲用于复位所述真单向时钟D触发器。 6.根据权利要求1至4任一项所述的锁频环型全数字频率综合器，其特征在于，所述鉴频器模块还包括：重定时单元，所述重定时单元用于根据所述输出端信号和所述输入参考频率信号生成与所述输入参考频率信号频率一致的所述系统同步信号。 7.根据权利要求1至4任一项所述的锁频环型全数字频率综合器，其特征在于，所述频率积分模块包括：限幅累加器，所述限幅累加器用于对所述系统频率误差进行积分与限幅，得到系统相位误差。 8.根据权利要求1至4任一项所述的锁频环型全数字频率综合器，其特征在于，所述频率调谐模块包括：依次连接的数字环路滤波器和数控振荡器；所述数字环路滤波器接收所述系统相位误差，对所述系统相位误差滤波处理后生成整数数字频率调谐字和小数数字频率调谐字；所述数控振荡器根据所述整数数字频率调谐字和所述小数数字频率调谐字，对所述输出端信号的输出频率进行调谐，完成锁定。