1.一种神经元电路，包括：忆阻元件，所述忆阻元件用于接收并累积激励信号；触发元件，所述触发元件与所述忆阻元件连接，并接收所述电路的时钟控制信号与所述忆阻元件输出的信号；反馈元件，所述反馈元件用于连接所述触发元件的输出端以及所述忆阻元件的输入端，并控制所述忆阻元件的输入端的电压；以及与门电路，用于对所述触发元件的输出信号和所述时钟控制信号执行“与”运算；其中，所述与门电路的输出信号作为所述神经元电路的输出信号。
2.如权利要求1所述的神经元电路，其特征在于，所述忆阻元件的初始态为高阻非导通状态，并在所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压后，处于低阻导通状态。
3.如权利要求2所述的神经元电路，其特征在于，所述忆阻元件通过累积所述激励信号在所述忆阻元件的输入端的电压，使得所述忆阻元件的输入端的电压大于所述忆阻元件的第一阈值电压。
4.如权利要求2所述的神经元电路，其特征在于，当所述忆阻元件的输入端的电压小于所述忆阻元件的第二阈值电压时，所述忆阻元件自发回到高阻非导通状态；其中，所述第一阈值电压大于所述第二阈值电压。
5.如权利要求4所述的神经元电路，其特征在于，当所述触发元件的输出端输出信号时，所述反馈元件导通，并降低所述忆阻元件的输入端的电压，使所述忆阻元件自发回到所述高阻非导通状态。
6.如权利要求2-5任一项所述的神经元电路，其特征在于，所述忆阻元件为易失性阈值转变忆阻元件。
7.如权利要求6所述的神经元电路，其特征在于，所述易失性阈值转变忆阻元件包括：衬底；第一电极层，所述第一电极层位于所述衬底上；功能层，所述功能层位于第一电极层上；以及第二电极层，所述第二电极层位于所述功能层上；其中，所述功能层用于隔离所述第一电极层与所述第二电极层，使所述忆阻元件的初始态为高阻非导通状态，并为所述忆阻元件由高阻非导通状态变为低阻导通状态提供生长媒介。
8.如权利要求7所述的神经元电路，其特征在于，所述衬底采用硅片、石英或有机柔性薄膜制成；所述第一电极层采用惰性导电金属材料制成；所述功能层采用绝缘体或半导体材料制成；所述第二电极层采用导电金属材料制成。
9.如权利要求8所述的神经元电路，其特征在于，所述第一电极层采用Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成；所述功能层采用SiO 2 、HfO 2 、SiN x 、TaO x 、MgO x 、a-Si、NbO x 、VO x 、AM 4 Q 8 中的至少一种制成，其中A为Ga或Ge，M为V、Nb、Ta或Mo，Q为S或Se；所述第二电极层采用Ag、Cu、Pd、Au、Ru、Pt，TiN、TaN、ITO、W、Ta中的至少一种制成。
10.如权利要求6所述的神经元电路，其特征在于，所述电路还包括突触元件，用于调整所述激励信号的强度。
11.如权利要求10所述的神经元电路，其特征在于，所述电路还包括：第一偏置元件，所述第一偏置元件的一端与所述忆阻元件的输入端相连，所述第一偏置元件的另一端接地；第二偏置元件，所述第二偏置元件的一端与所述忆阻元件的输出端相连，所述第二偏置元件的另一端接地。
12.如权利要求10所述的神经元电路，其特征在于，所述突触元件为非易失性忆阻器件。
13.一种神经网络电路，包括：多个如权利要求1-12任一项所述的神经元电路；以及多个突触元件，所述突触元件用于连接相邻两个所述神经元电路。
14.如权利要求13所述的神经网络电路，其特征在于，通过所述突触元件的电导值的大小调整所述神经元电路的输入信号的强度。
