基于PCIE接口的高速安全芯片

1.一种基于PCIE接口的高速安全芯片，该高速安全芯片用于对数据进行高速处理，其特征在于，包括：总线，用于传输数据和指令；CPU，与所述总线连接，用于处理数据以及执行指令；安全存储单元，与所述总线连接，用于存储数据和指令；直接访问控制单元DMA，与所述总线连接，用于直接在安全存储单元存取数据；密码运算单元，与所述总线连接，用于对数据进行加解密运算或哈希运算；以及接口单元，包括1个或多个高速PCIE接口单元，用于输入和输出数据，其中，所述总线、CPU、安全存储单元、DMA、密码运算单元以及接口单元均集成在一个芯片上，所述CPU内配置紧耦合存储器CCM RAM以及高速缓冲存储器Cache，所述高速PCIE接口单元内配置PCIE DMA；所述安全存储单元包括多个随机存储器RAM、1个或多个只读存储器ROM、多个片外存储控制单元EMI、1个或多个非易失性存储器NVM，所述总线为AXI-AHB-APB的3级总线架构，所述AHB总线包括指令总线IBUS和数据总线DBUS，所述AXI总线与AHB总线之间具有AHB2AXI桥接单元和AXI2AHB桥接单元，所述AHB总线与所述APB总线之间具有AHB2APB桥接单元；所述AXI总线上连接所述高速PCIE接口单元、1个或多个AXI RAM、1个或多个AXI EMI、1个或多个AXIDMA；所述AHB总线中的IBUS总线上连接CPU、1个或多个AHBROM、1个或多个AHB RAM、1个或多个AHB EMI、1个或多个AHB NVM，且所述AHB总线中的DBUS总线上连接CPU、1个或多个AHB DMA、1个或多个AXIDMA、密码运算单元、AHB2AXI桥接单元、AXI2AHB桥接单元、以及AHB2APB桥接单元，其中，所述密码运算单元包括：对称算法模块，采用对称算法进行加解密；非对称算法模块，采用非对称算法进行加解密或签名验证；以及哈希运算模块，用于进行哈希运算，并且，该基于PCIE接口的高速安全芯片进行高速的数据处理的方法包括：PCIE接口输入数据流；PCIE DMA将数据存入AXI RAM中；CPU对AXI RAM中的数据进行解析，若解析到该数据需要采用对称算法进行加解密，则CPU配置AXIDMA将AXI RAM中的数据通过AXI总线存入所述对称算法模块的先入先出队列中，数据准备好后，CPU配置并启动所述对称算法模块，所述对称算法模块处理完毕后，CPU配置AXIDMA通过AXI总线将所述对称算法模块的先入先出队列中的数据存入AXI RAM内；若解析到该数据需要进行哈希运算，则CPU配置AXIDMA将AXI RAM中的数据通过AXI总线存入所述哈希运算模块的先入先出队列中，数据准备好后，CPU配置并启动所述哈希运算模块，所述哈希运算模块处理完毕后，CPU配置AXIDMA通过AXI总线将所述哈希运算模块的先入先出队列中的数据存入AXI RAM内；若解析到该数据需要采用非对称算法进行加解密或签名验签，则CPU通过AHB2AXI桥接单元将数据经过DBUS总线存入所述非对称算法模块中，数据准备好后，CPU配置并启动所述非对称算法模块，待所述非对称算法模块处理完毕后，CPU将所述非对称算法模块处理后的数据经DBUS总线存入AXI RAM中；CPU对AXI RAM中的数据进行组帧后通过PCIE接口输出。 2.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于，所述高速安全芯片的接口单元还包括USB接口、串行外设接口SPI、通用一步收发传输器接口UART、集成电路总线接口IIC、高速通用输入输出接口GPIO、ISO7816接口，所述USB接口和GPIO接口均连接在AHB总线上，所述SPI、UART、IIC、ISO7816接口均连接在APB总线上。 3.根据权利要求2所述的基于PCIE接口的高速安全芯片，其特征在于，在IBUS总线上，CPU是主单元；在DBUS总线上，CPU、USB、AHB DMA、AXI2AHB桥接单元是主单元。 4.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于，所述高速安全芯片还包括：加解密模块MEM-ENC及校验模块MEM-CHK，集成在AHB总线上的安全存储器中，AHB总线上的安全存储器中的所有存储数据均经过加密及校验处理；以及轻量级加解密模块LENC，经过轻量级加解密模块LENC进入所述运算单元。 5.根据权利要求1所述的基于PCIE接口的高速安全芯片，其特征在于还包括安全控制单元AMU，连接在AHB总线上，用于监测安全芯片的电路，当电路异常时发出警告标志且对敏感数据进行擦除或对电路直接复位。