基于FPGA的卫星链路时延模拟装置

本发明公开了一种基于FPGA的卫星链路时延模拟装置，它包括：IP报文判别模块，用来通过入控单元接收输入的报文、将IP报文输出；延时控制模块，用来接收IP报文判别模块送来的IP报文，经过延时处理后送出；输出轮询模块，用来配合延时控制模块及出控模块完成报文的输出。本发明具有精度高、操作灵活、成本低廉等优点。